diff options
author | Sheng-Liang Song <ssl@chromium.org> | 2014-12-08 17:46:20 -0800 |
---|---|---|
committer | chrome-internal-fetch <chrome-internal-fetch@google.com> | 2014-12-15 22:46:13 +0000 |
commit | 98a485bf439c6eeb83b90edb37dcf3c2e2e1213f (patch) | |
tree | 07a78420fb23f18a6cdc5af153d95aecc78f34ae | |
parent | fca4977983cb6082047321c935e5efa64f9f5bdb (diff) | |
download | chrome-ec-98a485bf439c6eeb83b90edb37dcf3c2e2e1213f.tar.gz |
cr50: update for Rev1 hardware release
Update the register definitions.
BRANCH=none
BUG=none
TEST="make BOARD=cr50" and "UART ok"
Change-Id: I46bf226caae5cf238b59d5bf31a2fb3611fd31d3
Signed-off-by: Sheng-Liang Song <ssl@chromium.org>
Reviewed-on: https://chromium-review.googlesource.com/232111
Reviewed-by: Vincent Palatin <vpalatin@chromium.org>
-rw-r--r-- | chip/g/gc_regdefs.h | 234 |
1 files changed, 117 insertions, 117 deletions
diff --git a/chip/g/gc_regdefs.h b/chip/g/gc_regdefs.h index fe8302ee21..cfe8dd8f59 100644 --- a/chip/g/gc_regdefs.h +++ b/chip/g/gc_regdefs.h @@ -2800,11 +2800,11 @@ #define GC_SWDP_HEADER_MD5SUM_OFFSET 0x28 #define GC_SWDP_HEADER_MD5SUM_DEFAULT 0x0 #define GC_SWDP_P4_LAST_SYNC_OFFSET 0x2c -#define GC_SWDP_P4_LAST_SYNC_DEFAULT 0xc498 +#define GC_SWDP_P4_LAST_SYNC_DEFAULT 0xc583 #define GC_SWDP_BUILD_DATE_OFFSET 0x30 -#define GC_SWDP_BUILD_DATE_DEFAULT 0x1335493 +#define GC_SWDP_BUILD_DATE_DEFAULT 0x1335498 #define GC_SWDP_BUILD_TIME_OFFSET 0x34 -#define GC_SWDP_BUILD_TIME_DEFAULT 0x36c99 +#define GC_SWDP_BUILD_TIME_DEFAULT 0x1e800 #define GC_SWDP_A1_DIO8_OFFSET 0x38 #define GC_SWDP_A1_DIO8_DEFAULT 0x0 #define GC_SWDP_A1_CHANNEL_SEL_OFFSET 0x3c @@ -8967,156 +8967,156 @@ #define GC_PMU_RST0_DUART1_SIZE 0x1 #define GC_PMU_RST0_DUART1_DEFAULT 0x0 #define GC_PMU_RST0_DUART1_OFFSET 0xd4 -#define GC_PMU_RST0_DAES0_LSB 0x4 -#define GC_PMU_RST0_DAES0_MASK 0x10 -#define GC_PMU_RST0_DAES0_SIZE 0x1 -#define GC_PMU_RST0_DAES0_DEFAULT 0x0 -#define GC_PMU_RST0_DAES0_OFFSET 0xd4 -#define GC_PMU_RST0_PERI1_LSB 0x5 -#define GC_PMU_RST0_PERI1_MASK 0x20 -#define GC_PMU_RST0_PERI1_SIZE 0x1 -#define GC_PMU_RST0_PERI1_DEFAULT 0x0 -#define GC_PMU_RST0_PERI1_OFFSET 0xd4 -#define GC_PMU_RST0_DI2CS0_LSB 0x6 -#define GC_PMU_RST0_DI2CS0_MASK 0x40 -#define GC_PMU_RST0_DI2CS0_SIZE 0x1 -#define GC_PMU_RST0_DI2CS0_DEFAULT 0x0 -#define GC_PMU_RST0_DI2CS0_OFFSET 0xd4 -#define GC_PMU_RST0_DI2C1_LSB 0x7 -#define GC_PMU_RST0_DI2C1_MASK 0x80 -#define GC_PMU_RST0_DI2C1_SIZE 0x1 -#define GC_PMU_RST0_DI2C1_DEFAULT 0x0 -#define GC_PMU_RST0_DI2C1_OFFSET 0xd4 -#define GC_PMU_RST0_DWATCHDOG0_LSB 0x8 -#define GC_PMU_RST0_DWATCHDOG0_MASK 0x100 -#define GC_PMU_RST0_DWATCHDOG0_SIZE 0x1 -#define GC_PMU_RST0_DWATCHDOG0_DEFAULT 0x0 -#define GC_PMU_RST0_DWATCHDOG0_OFFSET 0xd4 -#define GC_PMU_RST0_DRTC0_LSB 0x9 -#define GC_PMU_RST0_DRTC0_MASK 0x200 -#define GC_PMU_RST0_DRTC0_SIZE 0x1 -#define GC_PMU_RST0_DRTC0_DEFAULT 0x0 -#define GC_PMU_RST0_DRTC0_OFFSET 0xd4 -#define GC_PMU_RST0_DSWDP0_LSB 0xa -#define GC_PMU_RST0_DSWDP0_MASK 0x400 -#define GC_PMU_RST0_DSWDP0_SIZE 0x1 -#define GC_PMU_RST0_DSWDP0_DEFAULT 0x0 -#define GC_PMU_RST0_DSWDP0_OFFSET 0xd4 -#define GC_PMU_RST0_DXO0_LSB 0xb -#define GC_PMU_RST0_DXO0_MASK 0x800 -#define GC_PMU_RST0_DXO0_SIZE 0x1 -#define GC_PMU_RST0_DXO0_DEFAULT 0x0 -#define GC_PMU_RST0_DXO0_OFFSET 0xd4 -#define GC_PMU_RST0_DUSB0_USB_PHY_CLK_LSB 0xc -#define GC_PMU_RST0_DUSB0_USB_PHY_CLK_MASK 0x1000 -#define GC_PMU_RST0_DUSB0_USB_PHY_CLK_SIZE 0x1 -#define GC_PMU_RST0_DUSB0_USB_PHY_CLK_DEFAULT 0x0 -#define GC_PMU_RST0_DUSB0_USB_PHY_CLK_OFFSET 0xd4 -#define GC_PMU_RST0_DTEMP0_LSB 0xd -#define GC_PMU_RST0_DTEMP0_MASK 0x2000 +#define GC_PMU_RST0_DTEMP0_LSB 0x4 +#define GC_PMU_RST0_DTEMP0_MASK 0x10 #define GC_PMU_RST0_DTEMP0_SIZE 0x1 #define GC_PMU_RST0_DTEMP0_DEFAULT 0x0 #define GC_PMU_RST0_DTEMP0_OFFSET 0xd4 -#define GC_PMU_RST0_DRBOX0_LSB 0xe -#define GC_PMU_RST0_DRBOX0_MASK 0x4000 +#define GC_PMU_RST0_DRBOX0_LSB 0x5 +#define GC_PMU_RST0_DRBOX0_MASK 0x20 #define GC_PMU_RST0_DRBOX0_SIZE 0x1 #define GC_PMU_RST0_DRBOX0_DEFAULT 0x0 #define GC_PMU_RST0_DRBOX0_OFFSET 0xd4 -#define GC_PMU_RST0_DTIMELS0_LSB 0xf -#define GC_PMU_RST0_DTIMELS0_MASK 0x8000 -#define GC_PMU_RST0_DTIMELS0_SIZE 0x1 -#define GC_PMU_RST0_DTIMELS0_DEFAULT 0x0 -#define GC_PMU_RST0_DTIMELS0_OFFSET 0xd4 -#define GC_PMU_RST0_DTRNG0_LSB 0x10 -#define GC_PMU_RST0_DTRNG0_MASK 0x10000 -#define GC_PMU_RST0_DTRNG0_SIZE 0x1 -#define GC_PMU_RST0_DTRNG0_DEFAULT 0x0 -#define GC_PMU_RST0_DTRNG0_OFFSET 0xd4 -#define GC_PMU_RST0_DMAU_LSB 0x11 -#define GC_PMU_RST0_DMAU_MASK 0x20000 -#define GC_PMU_RST0_DMAU_SIZE 0x1 -#define GC_PMU_RST0_DMAU_DEFAULT 0x0 -#define GC_PMU_RST0_DMAU_OFFSET 0xd4 -#define GC_PMU_RST0_DPAU_LSB 0x12 -#define GC_PMU_RST0_DPAU_MASK 0x40000 +#define GC_PMU_RST0_DWATCHDOG0_LSB 0x6 +#define GC_PMU_RST0_DWATCHDOG0_MASK 0x40 +#define GC_PMU_RST0_DWATCHDOG0_SIZE 0x1 +#define GC_PMU_RST0_DWATCHDOG0_DEFAULT 0x0 +#define GC_PMU_RST0_DWATCHDOG0_OFFSET 0xd4 +#define GC_PMU_RST0_DI2CS0_LSB 0x7 +#define GC_PMU_RST0_DI2CS0_MASK 0x80 +#define GC_PMU_RST0_DI2CS0_SIZE 0x1 +#define GC_PMU_RST0_DI2CS0_DEFAULT 0x0 +#define GC_PMU_RST0_DI2CS0_OFFSET 0xd4 +#define GC_PMU_RST0_DXO0_LSB 0x8 +#define GC_PMU_RST0_DXO0_MASK 0x100 +#define GC_PMU_RST0_DXO0_SIZE 0x1 +#define GC_PMU_RST0_DXO0_DEFAULT 0x0 +#define GC_PMU_RST0_DXO0_OFFSET 0xd4 +#define GC_PMU_RST0_DPAU_LSB 0x9 +#define GC_PMU_RST0_DPAU_MASK 0x200 #define GC_PMU_RST0_DPAU_SIZE 0x1 #define GC_PMU_RST0_DPAU_DEFAULT 0x0 #define GC_PMU_RST0_DPAU_OFFSET 0xd4 -#define GC_PMU_RST0_DUART0_LSB 0x13 -#define GC_PMU_RST0_DUART0_MASK 0x80000 +#define GC_PMU_RST0_DI2C1_LSB 0xa +#define GC_PMU_RST0_DI2C1_MASK 0x400 +#define GC_PMU_RST0_DI2C1_SIZE 0x1 +#define GC_PMU_RST0_DI2C1_DEFAULT 0x0 +#define GC_PMU_RST0_DI2C1_OFFSET 0xd4 +#define GC_PMU_RST0_DAES0_LSB 0xb +#define GC_PMU_RST0_DAES0_MASK 0x800 +#define GC_PMU_RST0_DAES0_SIZE 0x1 +#define GC_PMU_RST0_DAES0_DEFAULT 0x0 +#define GC_PMU_RST0_DAES0_OFFSET 0xd4 +#define GC_PMU_RST0_PERI1_LSB 0xc +#define GC_PMU_RST0_PERI1_MASK 0x1000 +#define GC_PMU_RST0_PERI1_SIZE 0x1 +#define GC_PMU_RST0_PERI1_DEFAULT 0x0 +#define GC_PMU_RST0_PERI1_OFFSET 0xd4 +#define GC_PMU_RST0_DUSB0_USB_PHY_CLK_LSB 0xd +#define GC_PMU_RST0_DUSB0_USB_PHY_CLK_MASK 0x2000 +#define GC_PMU_RST0_DUSB0_USB_PHY_CLK_SIZE 0x1 +#define GC_PMU_RST0_DUSB0_USB_PHY_CLK_DEFAULT 0x0 +#define GC_PMU_RST0_DUSB0_USB_PHY_CLK_OFFSET 0xd4 +#define GC_PMU_RST0_DGPIO1_LSB 0xe +#define GC_PMU_RST0_DGPIO1_MASK 0x4000 +#define GC_PMU_RST0_DGPIO1_SIZE 0x1 +#define GC_PMU_RST0_DGPIO1_DEFAULT 0x0 +#define GC_PMU_RST0_DGPIO1_OFFSET 0xd4 +#define GC_PMU_RST0_DUART0_LSB 0xf +#define GC_PMU_RST0_DUART0_MASK 0x8000 #define GC_PMU_RST0_DUART0_SIZE 0x1 #define GC_PMU_RST0_DUART0_DEFAULT 0x0 #define GC_PMU_RST0_DUART0_OFFSET 0xd4 -#define GC_PMU_RST0_DPMU_LSB 0x14 -#define GC_PMU_RST0_DPMU_MASK 0x100000 +#define GC_PMU_RST0_DPMU_LSB 0x10 +#define GC_PMU_RST0_DPMU_MASK 0x10000 #define GC_PMU_RST0_DPMU_SIZE 0x1 #define GC_PMU_RST0_DPMU_DEFAULT 0x0 #define GC_PMU_RST0_DPMU_OFFSET 0xd4 -#define GC_PMU_RST0_DFLASH0_LSB 0x15 -#define GC_PMU_RST0_DFLASH0_MASK 0x200000 -#define GC_PMU_RST0_DFLASH0_SIZE 0x1 -#define GC_PMU_RST0_DFLASH0_DEFAULT 0x0 -#define GC_PMU_RST0_DFLASH0_OFFSET 0xd4 -#define GC_PMU_RST0_DTIMEHS0_LSB 0x16 -#define GC_PMU_RST0_DTIMEHS0_MASK 0x400000 -#define GC_PMU_RST0_DTIMEHS0_SIZE 0x1 -#define GC_PMU_RST0_DTIMEHS0_DEFAULT 0x0 -#define GC_PMU_RST0_DTIMEHS0_OFFSET 0xd4 -#define GC_PMU_RST0_DGPIO1_LSB 0x17 -#define GC_PMU_RST0_DGPIO1_MASK 0x800000 -#define GC_PMU_RST0_DGPIO1_SIZE 0x1 -#define GC_PMU_RST0_DGPIO1_DEFAULT 0x0 -#define GC_PMU_RST0_DGPIO1_OFFSET 0xd4 -#define GC_PMU_RST0_PERI_MATRIX_LSB 0x18 -#define GC_PMU_RST0_PERI_MATRIX_MASK 0x1000000 -#define GC_PMU_RST0_PERI_MATRIX_SIZE 0x1 -#define GC_PMU_RST0_PERI_MATRIX_DEFAULT 0x0 -#define GC_PMU_RST0_PERI_MATRIX_OFFSET 0xd4 -#define GC_PMU_RST0_DI2C0_LSB 0x19 -#define GC_PMU_RST0_DI2C0_MASK 0x2000000 +#define GC_PMU_RST0_DRTC0_LSB 0x11 +#define GC_PMU_RST0_DRTC0_MASK 0x20000 +#define GC_PMU_RST0_DRTC0_SIZE 0x1 +#define GC_PMU_RST0_DRTC0_DEFAULT 0x0 +#define GC_PMU_RST0_DRTC0_OFFSET 0xd4 +#define GC_PMU_RST0_DSWDP0_LSB 0x12 +#define GC_PMU_RST0_DSWDP0_MASK 0x40000 +#define GC_PMU_RST0_DSWDP0_SIZE 0x1 +#define GC_PMU_RST0_DSWDP0_DEFAULT 0x0 +#define GC_PMU_RST0_DSWDP0_OFFSET 0xd4 +#define GC_PMU_RST0_DI2C0_LSB 0x13 +#define GC_PMU_RST0_DI2C0_MASK 0x80000 #define GC_PMU_RST0_DI2C0_SIZE 0x1 #define GC_PMU_RST0_DI2C0_DEFAULT 0x0 #define GC_PMU_RST0_DI2C0_OFFSET 0xd4 -#define GC_PMU_RST0_DUART2_LSB 0x1a -#define GC_PMU_RST0_DUART2_MASK 0x4000000 +#define GC_PMU_RST0_DUART2_LSB 0x14 +#define GC_PMU_RST0_DUART2_MASK 0x100000 #define GC_PMU_RST0_DUART2_SIZE 0x1 #define GC_PMU_RST0_DUART2_DEFAULT 0x0 #define GC_PMU_RST0_DUART2_OFFSET 0xd4 -#define GC_PMU_RST0_DSPS0_LSB 0x1b -#define GC_PMU_RST0_DSPS0_MASK 0x8000000 +#define GC_PMU_RST0_DTIMELS0_LSB 0x15 +#define GC_PMU_RST0_DTIMELS0_MASK 0x200000 +#define GC_PMU_RST0_DTIMELS0_SIZE 0x1 +#define GC_PMU_RST0_DTIMELS0_DEFAULT 0x0 +#define GC_PMU_RST0_DTIMELS0_OFFSET 0xd4 +#define GC_PMU_RST0_DTRNG0_LSB 0x16 +#define GC_PMU_RST0_DTRNG0_MASK 0x400000 +#define GC_PMU_RST0_DTRNG0_SIZE 0x1 +#define GC_PMU_RST0_DTRNG0_DEFAULT 0x0 +#define GC_PMU_RST0_DTRNG0_OFFSET 0xd4 +#define GC_PMU_RST0_DMAU_LSB 0x17 +#define GC_PMU_RST0_DMAU_MASK 0x800000 +#define GC_PMU_RST0_DMAU_SIZE 0x1 +#define GC_PMU_RST0_DMAU_DEFAULT 0x0 +#define GC_PMU_RST0_DMAU_OFFSET 0xd4 +#define GC_PMU_RST0_DSPS0_LSB 0x18 +#define GC_PMU_RST0_DSPS0_MASK 0x1000000 #define GC_PMU_RST0_DSPS0_SIZE 0x1 #define GC_PMU_RST0_DSPS0_DEFAULT 0x0 #define GC_PMU_RST0_DSPS0_OFFSET 0xd4 -#define GC_PMU_RST0_DSPI0_LSB 0x1c -#define GC_PMU_RST0_DSPI0_MASK 0x10000000 +#define GC_PMU_RST0_DSPI0_LSB 0x19 +#define GC_PMU_RST0_DSPI0_MASK 0x2000000 #define GC_PMU_RST0_DSPI0_SIZE 0x1 #define GC_PMU_RST0_DSPI0_DEFAULT 0x0 #define GC_PMU_RST0_DSPI0_OFFSET 0xd4 -#define GC_PMU_RST0_DPINMUX_LSB 0x1d -#define GC_PMU_RST0_DPINMUX_MASK 0x20000000 +#define GC_PMU_RST0_DPINMUX_LSB 0x1a +#define GC_PMU_RST0_DPINMUX_MASK 0x4000000 #define GC_PMU_RST0_DPINMUX_SIZE 0x1 #define GC_PMU_RST0_DPINMUX_DEFAULT 0x0 #define GC_PMU_RST0_DPINMUX_OFFSET 0xd4 -#define GC_PMU_RST0_DCAMO0_LSB 0x1e -#define GC_PMU_RST0_DCAMO0_MASK 0x40000000 +#define GC_PMU_RST0_DTIMEHS1_LSB 0x1b +#define GC_PMU_RST0_DTIMEHS1_MASK 0x8000000 +#define GC_PMU_RST0_DTIMEHS1_SIZE 0x1 +#define GC_PMU_RST0_DTIMEHS1_DEFAULT 0x0 +#define GC_PMU_RST0_DTIMEHS1_OFFSET 0xd4 +#define GC_PMU_RST0_DFLASH0_LSB 0x1c +#define GC_PMU_RST0_DFLASH0_MASK 0x10000000 +#define GC_PMU_RST0_DFLASH0_SIZE 0x1 +#define GC_PMU_RST0_DFLASH0_DEFAULT 0x0 +#define GC_PMU_RST0_DFLASH0_OFFSET 0xd4 +#define GC_PMU_RST0_DTIMEHS0_LSB 0x1d +#define GC_PMU_RST0_DTIMEHS0_MASK 0x20000000 +#define GC_PMU_RST0_DTIMEHS0_SIZE 0x1 +#define GC_PMU_RST0_DTIMEHS0_DEFAULT 0x0 +#define GC_PMU_RST0_DTIMEHS0_OFFSET 0xd4 +#define GC_PMU_RST0_PERI_MATRIX_LSB 0x1e +#define GC_PMU_RST0_PERI_MATRIX_MASK 0x40000000 +#define GC_PMU_RST0_PERI_MATRIX_SIZE 0x1 +#define GC_PMU_RST0_PERI_MATRIX_DEFAULT 0x0 +#define GC_PMU_RST0_PERI_MATRIX_OFFSET 0xd4 +#define GC_PMU_RST0_DCAMO0_LSB 0x1f +#define GC_PMU_RST0_DCAMO0_MASK 0x80000000 #define GC_PMU_RST0_DCAMO0_SIZE 0x1 #define GC_PMU_RST0_DCAMO0_DEFAULT 0x0 #define GC_PMU_RST0_DCAMO0_OFFSET 0xd4 -#define GC_PMU_RST0_DGPIO0_LSB 0x1f -#define GC_PMU_RST0_DGPIO0_MASK 0x80000000 -#define GC_PMU_RST0_DGPIO0_SIZE 0x1 -#define GC_PMU_RST0_DGPIO0_DEFAULT 0x0 -#define GC_PMU_RST0_DGPIO0_OFFSET 0xd4 -#define GC_PMU_RST1_DAES1_LSB 0x0 -#define GC_PMU_RST1_DAES1_MASK 0x1 +#define GC_PMU_RST1_DGPIO0_LSB 0x0 +#define GC_PMU_RST1_DGPIO0_MASK 0x1 +#define GC_PMU_RST1_DGPIO0_SIZE 0x1 +#define GC_PMU_RST1_DGPIO0_DEFAULT 0x0 +#define GC_PMU_RST1_DGPIO0_OFFSET 0xd8 +#define GC_PMU_RST1_DAES1_LSB 0x1 +#define GC_PMU_RST1_DAES1_MASK 0x2 #define GC_PMU_RST1_DAES1_SIZE 0x1 #define GC_PMU_RST1_DAES1_DEFAULT 0x0 #define GC_PMU_RST1_DAES1_OFFSET 0xd8 -#define GC_PMU_RST1_DTIMEHS1_LSB 0x1 -#define GC_PMU_RST1_DTIMEHS1_MASK 0x2 -#define GC_PMU_RST1_DTIMEHS1_SIZE 0x1 -#define GC_PMU_RST1_DTIMEHS1_DEFAULT 0x0 -#define GC_PMU_RST1_DTIMEHS1_OFFSET 0xd8 #define GC_PMU_FUSE_CTRL_WRITE_LSB 0x0 #define GC_PMU_FUSE_CTRL_WRITE_MASK 0x1 #define GC_PMU_FUSE_CTRL_WRITE_SIZE 0x1 |