cr50: update for Rev1 hardware release

Update the register definitions.

BRANCH=none
BUG=none
TEST="make BOARD=cr50" and "UART ok"

Change-Id: I46bf226caae5cf238b59d5bf31a2fb3611fd31d3
Signed-off-by: Sheng-Liang Song <ssl@chromium.org>
Reviewed-on: https://chromium-review.googlesource.com/232111
Reviewed-by: Vincent Palatin <vpalatin@chromium.org>

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diff --git a/chip/g/gc_regdefs.h b/chip/g/gc_regdefs.h
index fe8302ee21..cfe8dd8f59 100644
--- a/chip/g/gc_regdefs.h
+++ b/chip/g/gc_regdefs.h
@@ -2800,11 +2800,11 @@
 #define GC_SWDP_HEADER_MD5SUM_OFFSET             0x28
 #define GC_SWDP_HEADER_MD5SUM_DEFAULT            0x0
 #define GC_SWDP_P4_LAST_SYNC_OFFSET              0x2c
-#define GC_SWDP_P4_LAST_SYNC_DEFAULT             0xc498
+#define GC_SWDP_P4_LAST_SYNC_DEFAULT             0xc583
 #define GC_SWDP_BUILD_DATE_OFFSET                0x30
-#define GC_SWDP_BUILD_DATE_DEFAULT               0x1335493
+#define GC_SWDP_BUILD_DATE_DEFAULT               0x1335498
 #define GC_SWDP_BUILD_TIME_OFFSET                0x34
-#define GC_SWDP_BUILD_TIME_DEFAULT               0x36c99
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 #define GC_SWDP_A1_DIO8_DEFAULT                  0x0
 #define GC_SWDP_A1_CHANNEL_SEL_OFFSET            0x3c
@@ -8967,156 +8967,156 @@
 #define GC_PMU_RST0_DUART1_SIZE                  0x1
 #define GC_PMU_RST0_DUART1_DEFAULT               0x0
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-#define GC_PMU_RST0_DAES0_SIZE                   0x1
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-#define GC_PMU_RST0_DAES0_OFFSET                 0xd4
-#define GC_PMU_RST0_PERI1_LSB                    0x5
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-#define GC_PMU_RST0_PERI1_SIZE                   0x1
-#define GC_PMU_RST0_PERI1_DEFAULT                0x0
-#define GC_PMU_RST0_PERI1_OFFSET                 0xd4
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-#define GC_PMU_RST0_DXO0_SIZE                    0x1
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-#define GC_PMU_RST0_DTEMP0_MASK                  0x2000
+#define GC_PMU_RST0_DTEMP0_LSB                   0x4
+#define GC_PMU_RST0_DTEMP0_MASK                  0x10
 #define GC_PMU_RST0_DTEMP0_SIZE                  0x1
 #define GC_PMU_RST0_DTEMP0_DEFAULT               0x0
 #define GC_PMU_RST0_DTEMP0_OFFSET                0xd4
-#define GC_PMU_RST0_DRBOX0_LSB                   0xe
-#define GC_PMU_RST0_DRBOX0_MASK                  0x4000
+#define GC_PMU_RST0_DRBOX0_LSB                   0x5
+#define GC_PMU_RST0_DRBOX0_MASK                  0x20
 #define GC_PMU_RST0_DRBOX0_SIZE                  0x1
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 #define GC_PMU_RST0_DRBOX0_OFFSET                0xd4
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-#define GC_PMU_RST0_DTIMELS0_SIZE                0x1
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-#define GC_PMU_RST0_DTIMELS0_OFFSET              0xd4
-#define GC_PMU_RST0_DTRNG0_LSB                   0x10
-#define GC_PMU_RST0_DTRNG0_MASK                  0x10000
-#define GC_PMU_RST0_DTRNG0_SIZE                  0x1
-#define GC_PMU_RST0_DTRNG0_DEFAULT               0x0
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-#define GC_PMU_RST0_DMAU_SIZE                    0x1
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-#define GC_PMU_RST0_DPAU_MASK                    0x40000
+#define GC_PMU_RST0_DWATCHDOG0_LSB               0x6
+#define GC_PMU_RST0_DWATCHDOG0_MASK              0x40
+#define GC_PMU_RST0_DWATCHDOG0_SIZE              0x1
+#define GC_PMU_RST0_DWATCHDOG0_DEFAULT           0x0
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+#define GC_PMU_RST0_DXO0_SIZE                    0x1
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+#define GC_PMU_RST0_DXO0_OFFSET                  0xd4
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 #define GC_PMU_RST0_DPAU_SIZE                    0x1
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+#define GC_PMU_RST0_DI2C1_OFFSET                 0xd4
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+#define GC_PMU_RST0_DAES0_SIZE                   0x1
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+#define GC_PMU_RST0_DAES0_OFFSET                 0xd4
+#define GC_PMU_RST0_PERI1_LSB                    0xc
+#define GC_PMU_RST0_PERI1_MASK                   0x1000
+#define GC_PMU_RST0_PERI1_SIZE                   0x1
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+#define GC_PMU_RST0_DGPIO1_OFFSET                0xd4
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 #define GC_PMU_RST0_DUART0_SIZE                  0x1
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+#define GC_PMU_RST0_DPMU_MASK                    0x10000
 #define GC_PMU_RST0_DPMU_SIZE                    0x1
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 #define GC_PMU_RST0_DPMU_OFFSET                  0xd4
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-#define GC_PMU_RST0_DFLASH0_MASK                 0x200000
-#define GC_PMU_RST0_DFLASH0_SIZE                 0x1
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-#define GC_PMU_RST0_DFLASH0_OFFSET               0xd4
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-#define GC_PMU_RST0_DTIMEHS0_SIZE                0x1
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+#define GC_PMU_RST0_DRTC0_OFFSET                 0xd4
+#define GC_PMU_RST0_DSWDP0_LSB                   0x12
+#define GC_PMU_RST0_DSWDP0_MASK                  0x40000
+#define GC_PMU_RST0_DSWDP0_SIZE                  0x1
+#define GC_PMU_RST0_DSWDP0_DEFAULT               0x0
+#define GC_PMU_RST0_DSWDP0_OFFSET                0xd4
+#define GC_PMU_RST0_DI2C0_LSB                    0x13
+#define GC_PMU_RST0_DI2C0_MASK                   0x80000
 #define GC_PMU_RST0_DI2C0_SIZE                   0x1
 #define GC_PMU_RST0_DI2C0_DEFAULT                0x0
 #define GC_PMU_RST0_DI2C0_OFFSET                 0xd4
-#define GC_PMU_RST0_DUART2_LSB                   0x1a
-#define GC_PMU_RST0_DUART2_MASK                  0x4000000
+#define GC_PMU_RST0_DUART2_LSB                   0x14
+#define GC_PMU_RST0_DUART2_MASK                  0x100000
 #define GC_PMU_RST0_DUART2_SIZE                  0x1
 #define GC_PMU_RST0_DUART2_DEFAULT               0x0
 #define GC_PMU_RST0_DUART2_OFFSET                0xd4
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