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* Copyright (c) 2014 The Chromium OS Authors. All rights reserved.
* Use of this source code is governed by a BSD-style license that can be
* found in the LICENSE file.
*/
/* This file is autogenerated. Do not edit. */
#ifndef GC_REGDEFS_H
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#define GC_PMU_OSC_SELECT_STAT_DEFAULT 0x3
#define GC_PMU_OSC_SELECT_STAT_XTL 0x0
#define GC_PMU_OSC_SELECT_STAT_RC_TRIM 0x2
#define GC_PMU_OSC_SELECT_STAT_RC 0x3
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#define GC_XO_OSC_SETHOLD_XTL_OFFSET 0x5c
#define GC_XO_OSC_SETHOLD_ANA_LSB 0x2
#define GC_XO_OSC_SETHOLD_ANA_MASK 0x4
#define GC_XO_OSC_SETHOLD_ANA_SIZE 0x1
#define GC_XO_OSC_SETHOLD_ANA_DEFAULT 0x0
#define GC_XO_OSC_SETHOLD_ANA_OFFSET 0x5c
#define GC_XO_OSC_CLRHOLD_RC_TRIM_LSB 0x0
#define GC_XO_OSC_CLRHOLD_RC_TRIM_MASK 0x1
#define GC_XO_OSC_CLRHOLD_RC_TRIM_SIZE 0x1
#define GC_XO_OSC_CLRHOLD_RC_TRIM_DEFAULT 0x0
#define GC_XO_OSC_CLRHOLD_RC_TRIM_OFFSET 0x60
#define GC_XO_OSC_CLRHOLD_XTL_LSB 0x1
#define GC_XO_OSC_CLRHOLD_XTL_MASK 0x2
#define GC_XO_OSC_CLRHOLD_XTL_SIZE 0x1
#define GC_XO_OSC_CLRHOLD_XTL_DEFAULT 0x0
#define GC_XO_OSC_CLRHOLD_XTL_OFFSET 0x60
#define GC_XO_OSC_CLRHOLD_ANA_LSB 0x2
#define GC_XO_OSC_CLRHOLD_ANA_MASK 0x4
#define GC_XO_OSC_CLRHOLD_ANA_SIZE 0x1
#define GC_XO_OSC_CLRHOLD_ANA_DEFAULT 0x0
#define GC_XO_OSC_CLRHOLD_ANA_OFFSET 0x60
#define GC_M3_ICTR_INTLINESNUM_LSB 0x0
#define GC_M3_ICTR_INTLINESNUM_MASK 0xf
#define GC_M3_ICTR_INTLINESNUM_SIZE 0x4
#define GC_M3_ICTR_INTLINESNUM_DEFAULT 0x4
#define GC_M3_ICTR_INTLINESNUM_OFFSET 0xe004
#define GC_M3_SYST_CSR_ENABLE_LSB 0x0
#define GC_M3_SYST_CSR_ENABLE_MASK 0x1
#define GC_M3_SYST_CSR_ENABLE_SIZE 0x1
#define GC_M3_SYST_CSR_ENABLE_DEFAULT 0x0
#define GC_M3_SYST_CSR_ENABLE_OFFSET 0xe010
#define GC_M3_SYST_CSR_TICKINT_LSB 0x1
#define GC_M3_SYST_CSR_TICKINT_MASK 0x2
#define GC_M3_SYST_CSR_TICKINT_SIZE 0x1
#define GC_M3_SYST_CSR_TICKINT_DEFAULT 0x0
#define GC_M3_SYST_CSR_TICKINT_OFFSET 0xe010
#define GC_M3_SYST_CSR_CLKSOURCE_LSB 0x2
#define GC_M3_SYST_CSR_CLKSOURCE_MASK 0x4
#define GC_M3_SYST_CSR_CLKSOURCE_SIZE 0x1
#define GC_M3_SYST_CSR_CLKSOURCE_DEFAULT 0x1
#define GC_M3_SYST_CSR_CLKSOURCE_OFFSET 0xe010
#define GC_M3_SYST_CSR_RESERVED_LSB 0x3
#define GC_M3_SYST_CSR_RESERVED_MASK 0xfff8
#define GC_M3_SYST_CSR_RESERVED_SIZE 0xd
#define GC_M3_SYST_CSR_RESERVED_DEFAULT 0x0
#define GC_M3_SYST_CSR_RESERVED_OFFSET 0xe010
#define GC_M3_SYST_CSR_COUNTFLAG_LSB 0x10
#define GC_M3_SYST_CSR_COUNTFLAG_MASK 0x10000
#define GC_M3_SYST_CSR_COUNTFLAG_SIZE 0x1
#define GC_M3_SYST_CSR_COUNTFLAG_DEFAULT 0x0
#define GC_M3_SYST_CSR_COUNTFLAG_OFFSET 0xe010
#define GC_M3_SYST_RVR_RELOAD_LSB 0x0
#define GC_M3_SYST_RVR_RELOAD_MASK 0xffffff
#define GC_M3_SYST_RVR_RELOAD_SIZE 0x18
#define GC_M3_SYST_RVR_RELOAD_DEFAULT 0x0
#define GC_M3_SYST_RVR_RELOAD_OFFSET 0xe014
#define GC_M3_SYST_CVR_RELOAD_LSB 0x0
#define GC_M3_SYST_CVR_RELOAD_MASK 0xffffffff
#define GC_M3_SYST_CVR_RELOAD_SIZE 0x20
#define GC_M3_SYST_CVR_RELOAD_DEFAULT 0x0
#define GC_M3_SYST_CVR_RELOAD_OFFSET 0xe018
#define GC_M3_SYST_CALIB_TENMS_LSB 0x0
#define GC_M3_SYST_CALIB_TENMS_MASK 0xffffff
#define GC_M3_SYST_CALIB_TENMS_SIZE 0x18
#define GC_M3_SYST_CALIB_TENMS_DEFAULT 0x3f79f
#define GC_M3_SYST_CALIB_TENMS_OFFSET 0xe01c
#define GC_M3_SYST_CALIB_RESERVED_LSB 0x18
#define GC_M3_SYST_CALIB_RESERVED_MASK 0x3f000000
#define GC_M3_SYST_CALIB_RESERVED_SIZE 0x6
#define GC_M3_SYST_CALIB_RESERVED_DEFAULT 0x0
#define GC_M3_SYST_CALIB_RESERVED_OFFSET 0xe01c
#define GC_M3_SYST_CALIB_SKEW_LSB 0x1e
#define GC_M3_SYST_CALIB_SKEW_MASK 0x40000000
#define GC_M3_SYST_CALIB_SKEW_SIZE 0x1
#define GC_M3_SYST_CALIB_SKEW_DEFAULT 0x0
#define GC_M3_SYST_CALIB_SKEW_OFFSET 0xe01c
#define GC_M3_SYST_CALIB_NOREF_LSB 0x1f
#define GC_M3_SYST_CALIB_NOREF_MASK 0x80000000
#define GC_M3_SYST_CALIB_NOREF_SIZE 0x1
#define GC_M3_SYST_CALIB_NOREF_DEFAULT 0x0
#define GC_M3_SYST_CALIB_NOREF_OFFSET 0xe01c
#define GC_SPI_DATA_SIZE 0x100
#define GC_SPS_DATA_SIZE 0x800
#define GC_USB_DFIFO_PP0_SIZE 0x1000
#define GC_USB_DFIFO_PP1_SIZE 0x1000
#define GC_USB_DFIFO_PP2_SIZE 0x1000
#define GC_USB_DFIFO_PP3_SIZE 0x1000
#define GC_USB_DFIFO_PP4_SIZE 0x1000
#define GC_USB_DFIFO_PP5_SIZE 0x1000
#define GC_USB_DFIFO_PP6_SIZE 0x1000
#define GC_USB_DFIFO_PP7_SIZE 0x1000
#define GC_USB_DFIFO_PP8_SIZE 0x1000
#define GC_USB_DFIFO_PP9_SIZE 0x1000
#define GC_USB_DFIFO_PP10_SIZE 0x1000
#define GC_USB_DFIFO_PP11_SIZE 0x1000
#define GC_USB_DFIFO_PP12_SIZE 0x1000
#define GC_USB_DFIFO_PP13_SIZE 0x1000
#define GC_USB_DFIFO_PP14_SIZE 0x1000
#define GC_USB_DFIFO_PP15_SIZE 0x1000
#define GC_USB_DFIFO_SIZE 0x1000
#ifdef GC__ENABLE_FLASH_DFT_DEFINITIONS__
#define GC_FLASH_DFT_REGS_ADDR_WIDTH 4
#define GC_FLASH_DFT_R_PIN_ADDR 0
#define GC_FLASH_DFT_R_PIN_WIDTH 7
#define GC_FLASH_DFT_R_XADR_ADDR 1
#define GC_FLASH_DFT_R_XADR_WIDTH 10
#define GC_FLASH_DFT_R_YADR_ADDR 2
#define GC_FLASH_DFT_R_YADR_WIDTH 6
#define GC_FLASH_DFT_R_DATA_ADDR 3
#define GC_FLASH_DFT_R_DATA_WIDTH 32
#define GC_FLASH_DFT_R_CTRL_ADDR 4
#define GC_FLASH_DFT_R_CTRL_WIDTH 16
#define GC_FLASH_DFT_R_GRPSEL_ADDR 5
#define GC_FLASH_DFT_R_GRPSEL_WIDTH 1
#define GC_FLASH_DFT_R_OPMODE_ADDR 6
#define GC_FLASH_DFT_R_OPMODE_WIDTH 5
#define GC_FLASH_DFT_R_IPSEL_ADDR 7
#define GC_FLASH_DFT_R_IPSEL_WIDTH 4
#define GC_FLASH_DFT_R_STATUS_ADDR 8
#define GC_FLASH_DFT_R_STATUS_WIDTH 2
#define GC_FLASH_DFT_R_BITSEL_ADDR 9
#define GC_FLASH_DFT_R_BITSEL_WIDTH 6
#define GC_FLASH_DFT_R_REPAIR_0_ADDR 10
#define GC_FLASH_DFT_R_REPAIR_0_WIDTH 8
#define GC_FLASH_DFT_R_REPAIR_1_ADDR 11
#define GC_FLASH_DFT_R_REPAIR_1_WIDTH 8
#define GC_FLASH_DFT_R_SMW_ADDR 12
#define GC_FLASH_DFT_R_SMW_WIDTH 2
#define GC_FLASH_DFT_WIDTH_BY_ADDR(addr) \
(addr == GC_FLASH_DFT_R_PIN_ADDR) ? 7 : \
(addr == GC_FLASH_DFT_R_XADR_ADDR) ? 10 : \
(addr == GC_FLASH_DFT_R_YADR_ADDR) ? 6 : \
(addr == GC_FLASH_DFT_R_DATA_ADDR) ? 32 : \
(addr == GC_FLASH_DFT_R_CTRL_ADDR) ? 16 : \
(addr == GC_FLASH_DFT_R_GRPSEL_ADDR) ? 1 : \
(addr == GC_FLASH_DFT_R_OPMODE_ADDR) ? 5 : \
(addr == GC_FLASH_DFT_R_IPSEL_ADDR) ? 4 : \
(addr == GC_FLASH_DFT_R_STATUS_ADDR) ? 2 : \
(addr == GC_FLASH_DFT_R_BITSEL_ADDR) ? 6 : \
(addr == GC_FLASH_DFT_R_REPAIR_0_ADDR) ? 8 : \
(addr == GC_FLASH_DFT_R_REPAIR_1_ADDR) ? 8 : \
(addr == GC_FLASH_DFT_R_SMW_ADDR) ? 2 : \
-1
#endif /* GC__ENABLE_FLASH_DFT_DEFINITIONS__ */
#endif /* GC_REGDEFS_H */
#define GC_CONST_FSH_PE_CONTROL_READ 0x16021765
#define GC_CONST_FSH_PE_CONTROL_PROGRAM 0x27182818
#define GC_CONST_FSH_PE_CONTROL_ERASE 0x31415927
#define GC_CONST_FSH_PE_CONTROL_BULKERASE 0x1d1e2bad
#define GC_CONST_FSH_OVRD_UNLOCK 0x13806488
#define GC_CONST_FSH_PE_EN 0xb11924e1
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